دروس VHDL: 13 مفاهيم مهمة


في هذا البرنامج التعليمي لـ VHDL ، سنناقش بعض المفاهيم الأساسية المتعلقة بتقنية VHDL وبعض الأمثلة على الترميز. تم تقسيم دروس VHDL على النحو التالي:

مواضيع المناقشة

أ. ما هو VHDL؟

ب- التاريخ والتوحيد

إجراءات تصميم VHDL

د- بعض القواعد والمعلومات الأساسية حول VHDL

هـ- التركيبات وبعض المفاهيم المهمة لكتابة أكواد VHDL

F. محاكيات VHDL لتعليمي VHDL

VHDL || ما هو VHDL؟

يرمز الشكل الكامل لـ VHDL إلى لغة وصف أجهزة الدوائر المتكاملة عالية السرعة (VHSIC-HDL).

كما يوحي الاسم ، VHDL هي لغة وصف الأجهزة أو نوع خاص من لغة البرمجة التي تصف تطبيقات الأجهزة للنظام الرقمي والدوائر. إنها لغة مكتوبة بقوة وتشير إلى أنها ليست لغة برمجة.  

التاريخ والتوحيد

تساهم وزارة الدفاع الأمريكية بشكل كبير في المجال التكنولوجي الحديث. لقد ولدت الكثير من الأفكار والابتكارات العظيمة. قامت وزارة الدفاع الأمريكية أيضًا بتطوير VHDL في عام 1983. وقد تم تطويره لتوثيق سلوك الدوائر المتكاملة الخاصة بالتطبيق.

في وقت لاحق ، تم تنفيذ بعض الأفكار من لغات برمجة Ada. تم توحيد VHDL لأول مرة في عام 1987. تمت إضافته بعدة أنواع من البيانات من عدة أنواع ، بما في ذلك السلاسل والأرقام والمنطقية.

التقييس

تم توحيد لغة وصف أجهزة الدوائر المتكاملة عالية السرعة (VHSIC-HDL) وفقًا لمعيار IEEE 1076. يتم تحديثه منذ ولادته وخضع للعديد من التنقيحات. دعونا نلقي نظرة على بعض المراجعات القياسية والتحديثات الرئيسية.

التنقيحاتآخر التحديثات
IEEE 1076-1987مراجعة وتوحيد من وزارة الدفاع الأمريكية.
IEEE 1076-1993ابتكر أكبر إصدار ، وهو الإصدار الأكثر استخدامًا.
IEC 61691-1-1: 1اعتمدت IEC إصدار IEEE 1076-2002
IEEE 1076-2008تم التحديث مع بعض التغييرات الرئيسية مثل - إدخال الأدوية الجنيسة على الحزم واستخدام الأسماء الخارجية
IEC 61691-1-1: 1اعتمدت IEC إصدار IEEE 1076-2008
تحقق من التوحيد هنا، جدول دروس VHDL - 1

تصميم VHDL

يحتوي تصميم VHDL على بعض وحدات التصميم. تُعرف باسم - الكيان ، والهندسة المعمارية ، والتكوين ، والحزمة.

شخصية: يحدد الكيان طرق عرض خارجية لنموذج يمثل رمزًا.

العمارة: تحدد الهندسة المعمارية وظيفة النموذج التخطيطي.

ترتيب: يستخدم التكوين لربط العمارة بكيان.

صفقة: الحزمة هي مجموعة المعلومات التي يمكن الرجوع إليها بواسطة وحدات VHDL. تتكون حزمة VHDL من جزأين. هم - إعلان الحزمة وجسم الحزمة.

رمز أساسي مصمم في دروس VHDL ، صورة الائتمان - Vhdl_signed_adder.pngRevRagnarok العمل المشتق: برنارد لادنثينفهدل مصدر الأفعى وقعCC BY-SA 3.0

إقرار الكيان

الهيكل العام لإعلان الكيان مذكور أدناه -

شخصية < اسم الكيان > IS

          تصريحات عامة

          إقرارات الموانئ

الكيان النهائي <اسم الكيان>;

  • يمكن أن تكون أبجدية / رقمية أو أبجدية رقمية.
  • الإعلانات العامة هي لنقل المعلومات إلى نموذج.
  • بيانات المنفذ هي لوصف دبابيس المدخلات والمخرجات.
  • يمكن إغلاق كيان بعدة طرق.
    • الكيان النهائي <اسم الكيان>;
    • الكيان النهائي;
    • END;

بيانات الموانئ

فيما يلي هيكل عام لإعلانات الموانئ -

شخصية < اسم الكيان > IS

          تصريحات عامة

          - بيانات الموانئ:

PORT (

          إشارة CLK ، CLR: في بت;

          q: خارج بت

          - لاحظ عدم وجود فاصلة منقوطة في السطر الأخير من التعريفات.

          );

الكيان النهائي <اسم الكيان>;

هيكل إعلان الميناء: اسم الكائن : ؛

  • فئة: الطبقة هي ما يمكن فعله لكائن ما. هنا الدرجة هي الإشارة. نقطة يجب تذكرها أن SIGNAL لم تتم كتابتها أثناء كتابة البرنامج ؛ بل هي مفترضة وليست مطلوبة.
  • اسم الكائن: إنه المعرف.
  • الوضع: يحدد الاتجاه.

في - إدخال

خارج - الناتج

إدخال - ثنائي الاتجاه

متعادل - الإخراج مع ردود الفعل الداخلية

  • النوع: يحدد النوع ما يمكن احتوائه داخل الكائن.

تصريحات عامة

فيما يلي هيكل عام للإعلانات العامة -

شخصيةكيان_اسم> IS

          نوعي (

                    CONSTANT tplh ، tphl: الوقت := شنومكس نس;

                    tphz ، tplz: TIME := 3ns ؛

                    default_value: صحيح: = 1 ،

                    cnt_dir: STRING := "أعلى"

                    - لاحظ عدم وجود فاصلة منقوطة في السطر الأخير من التعريفات.

                    );

          إقرارات الموانئ

          الكيان النهائيكيان_اسم>;

  • يمكن الكتابة فوق القيم العامة أثناء التجميع.
  • يجب أن يمتلك العام المثابرة على ثابت أثناء تجميع البرنامج.  

لاحظ أن الكلمات الأساسية الثابتة مفترضة وليست مطلوبة للكتابة.

معمار

  • التناظرية التخطيطية: يعطي مخطط القياس وصفًا لوظيفة النموذج والتوقيت المرتبط به.  
  • يجب أن تقترن بنية النموذج بكيان.
  • قد يكون للكيان العديد من البنى المرتبطة به.
  • يتم تنفيذ عبارات العمارة بشكل متزامن.
  • بعض أنماط العمارة -
  • السلوكي: يصف النموذج السلوكي كيفية عمل التصميمات.

من اليمين إلى اليسار: RTL يصف كيف يمكن تنفيذ التصاميم باستخدام السجلات.

وظيفي: لا يتضمن أي توقيت.

  • بنيوي: تنفيذ هيكل مستوى البوابة.
  • تدفق البيانات: تنفيذ جدول الحقيقة.
  • العمارة تنتهي بـ -
    • الهيكل النهائي ؛
    • الهيكل النهائي
    • النهاية؛

هيكل عام لكتابة العمارة:

عمــــارة و تصميــــم <معرف> OF <معرف الكيان> IS

          إشارة إشارة_1: عدد صحيح: = 1 ،

          CONSTANT cnst: = BOOLEAN: = صحيح ؛

          عملية TYPE هي (W ، X ، Y ، Z) ؛

          - إقرارات السمات

          - مواصفات السمات

          - إقرارات البرنامج الفرعي

          - جسم البرنامج الفرعي

ابدأ

          بيانات العملية

          المكالمات الإجرائية المتزامنة

          احالة الإشارة

          توليد البيانات

الهيكل النهائي <معرف>;

مخطط RTL لبوابة AND ، من دروس VHDL

ترتيب     

كما تمت مناقشته ، في وقت سابق cيستخدم onfiguration لربط العمارة بكيان. يعد الاقتران أو الدمج ضروريًا لأن ENTITY لا يمكن أن تعمل حتى يتم إقران البنية بها. ويرد أدناه هيكل عام للتكوين.

CONFIGURATION  < معرف > OF < اسم الكيان > IS

          عطور < العمارة_اسم >

                    عطور < اسم المثيل >: اسم_المكون > استخدام < كيان > ( هندسة معمارية >)

                    END عطور;

                    عطور < اسم المثيل >: اسم_المكون > استخدام < التكوين_اسم >

                    نهاية ل;

          نهاية ل;

التكوين النهائي < معرف >;

الباقات

حزم VHDL هي وحدة كاملة من النظام بأكمله. هذا هو الهدف الرئيسي لتطبيق VHDL. الحزمة تتكون من جزأين. كما ذكرنا سابقًا ، تشكل إعلانات الحزم وجسم الحزمة حزمة كاملة.

يقدم VHDL حزمتين مدمجتين.

بعض القواعد والمعلومات الأساسية حول دروس VHDL

دعونا نناقش حول إلقاء نظرة على بعض المعلومات الأساسية قبل الغوص لاستكشاف البرنامج التعليمي VHDL.

1. الكلمات الرئيسية المحجوزة: تحتوي VHDL على بعض الكلمات الأساسية على أنها محجوزة (لا يمكن استخدامها للإعلان عن متغير).

2. الأجزاء: يحتوي VHDL على خطوتين أو جزأين لإنشاء نموذج. أحدهما هو المحاكاة والآخر هو التوليف والمحاكاة.

3. لغة حساسة لحالة الأحرف: VHDL ليست لغة حساسة لحالة الأحرف (بالنسبة للجزء الأكبر).

4. التعليق: للتعليق على عبارة في محرر كود VHDL ، ابدأ الجملة بـ - ، على سبيل المثال:

- هذا تعليق في VHDL.

5. الإنهاء: يتم إنهاء رموز VHDL وكل سطر من الرموز باستخدام فاصلة منقوطة (عند الحاجة). 

6. حساسية الفضاء: VHDL ليست حساسة للمساحة البيضاء.

التركيبات وبعض مفاهيم دروس VHDL المهمة لكتابة رموز VHDL

  1. صفيف مع الأمثلة
  2. معالجة بالأمثلة
  3. إذا - ثم - تنفيذ ELSIF مع الأمثلة.
  4. بيان الحالة
  5. لحلقة

أ. صفيف

صفيف مخازن القيمة. هو نوع بيانات معرف من قبل المستخدم لتخزين القيمة. قد تحتوي المصفوفة على متغيرات للإشارة ونوع الثوابت.

فيما يلي هيكل عام للإعلان عن مصفوفة:

النوع اسم_مصفوفة IS مجموعة مصفوفة (نطاق) OF نوع البيانات;

على سبيل المثال ،

نوع lambdageeks هو صف (0 إلى 9) من std_logic_vector (0 UPTO 9) ؛

ب. بيان العملية

العملية عبارة عن بيان متزامن ومتزامن. يقدم البيانات الترتيب الزمني. تعمل العمليات المتعددة بشكل متوازي إذا احتاج النموذج.

تتكون العملية من جزأين. هم تنفيذ العملية ثم انتظر الشرط التالي.

بناء الجملة:

عملية المعالجة حساسية_قائمة

          الإعلانات

بدأ

          بيانات التسلسل الزمني ؛

إنهاء العملية؛

ج. إذا - ثم - تنفيذ ELSIF

تستخدم هذه العبارات لتنفيذ الشرط ونتيجته.

يمكن أن يكون لشرط if عدد لا حصر له من الفروع حسب المتطلبات. هناك عدد كبير من حالات إلسيف ممكنة أيضًا. ولكن ، في حالة التكرار الحلقي ، يمكن أن يكون هناك شرط آخر فقط. يتم إنهاء حلقة if بنهاية عبارة if. إذا كان الشرط المعطى صحيحًا ، فسوف يدخل الحلقة وينفذ العبارة. إذا فشلت ، فانتقل إلى بيان else أو elsif.

يتم إعطاء صيغة البيانات أدناه.

بناء الجملة

          if التعبير_ المنطقي الشرطي then

                    البيان 1

          السيف التعبير_ المنطقي الشرطي then

                    البيان 2

          . . .

          آخر

                    البيان 3

          النهاية if;

بيان CASE

يكتشف بيان الحالة البيان الذي سيتم تنفيذه. يمكن أيضًا تفريع بيان الحالة على شكل حلقات IF-ELSE.

بناء الجملة

[ضع الكلمة المناسبة]: حقيبة < التعبير الشرطي > is

          متى < خيار> =>

                    البيان 1

          متى <خيار> =>

                    البيان 2

          ...

          متى <خيار> =>

                    بيان

النهاية حقيبة [ضع الكلمة المناسبة]؛

إي للحلقة

حلقة for هي تنفيذ مستمر للتعليمات وفقًا لشروط الإحاطة.

لكل حلقة FOR ، نحتاج إلى مكرر يقوم بتنفيذ العمليات في حلقة for. يُعرف أيضًا باسم المعرف. إنه عدد صحيح بشكل افتراضي ولا حاجة إلى التصريح عن المكرر. إنها واحدة من الحلقات الأكثر استخدامًا لصنع النماذج المعقدة. إنه مألوف أكثر من حلقات while.

بناء الجملة

[ضع الكلمة المناسبة]: لل مكرر in نطاق حلقة

          البيان 1

          البيان 2

          ...

          بيان

حلقة النهاية [ضع الكلمة المناسبة]؛

محاكيات VHDL لبرنامج تعليمي VHDL

بعض محاكيات VHDL الشهيرة المستخدمة في تنفيذ VHDL مذكورة أدناه.

  1. Xilinx فيفادو: أشهر جهاز محاكاة لـ VHDL هو Xilinx Vivado. يوفر Xilinx أجهزة منطقية قابلة للبرمجة. سنستخدم هذا المحاكي للجزء التالي من دروس VHDL. 
  2. الإيقاع القاطع: النسخة السابقة كانت تعرف باسم NC-VHDL.
  3. VHDL Simili: Symphony EDA يطورها. إنه مجاني للمستهلكين. 
  4. GHDL: أحد أشهر برامج محاكاة VHDL المجانية. 
  5. حذاء طويل: طورت منظمة Freerangefactory جهاز المحاكاة. 
  6. NVC: طور Nick Gasson مترجم VHDL مفتوح المصدر. 
  7. ملعب EDA: نسخة مجانية أخرى تعتمد على متصفح الويب. 
  8. ملخص VCS-MX.
محاكيات VHDL ، سوف نستخدم XILINX للحصول على VHDL Tutorial Image Credit - ™ / ®Xilinx، Inc. شعار Xilinx، تم تمييزه كملك عام ، مزيد من التفاصيل حول ويكيميديا ​​كومنز

اصنع مشروعك الأول باستخدام VHDL. تحقق من الجزء التالي من دروس VHDL.

لمزيد من المقالات المتعلقة بالإلكترونيات ، انقر فوق هنا!

سوديبتا روي

أنا متحمس للإلكترونيات ومكرس حاليًا في مجال الإلكترونيات والاتصالات. لدي اهتمام كبير باستكشاف التقنيات الحديثة مثل الذكاء الاصطناعي والتعلم الآلي. كتاباتي مكرسة لتوفير بيانات دقيقة ومحدثة لجميع المتعلمين. مساعدة شخص ما في اكتساب المعرفة تمنحني متعة كبيرة. دعنا نتواصل من خلال LinkedIn - https://www.linkedin.com/in/sr-sudipta/

آخر المقالات